人工智能和高性能计算应用的快速发展，使得对大容量、高带宽存储的需求急剧增加。高速SRAM因其6T结构限制，难以实现大容量；而片外DRAM由于访问延迟较高，无法满足高带宽需求。在此背景下，基于IGZO的2T0C架构可以后道集成于逻辑芯片上，被认为是兼顾大容量与高带宽的有效解决方案。但目前2T0C DRAM的研究局限于平面架构和垂直4F²架构，缺乏单步多层的三维集成方案，限制了密度的进一步提升。
针对这一挑战，中国科学院微电子研究所集成电路制造技术全国重点实验室团队联合北京超弦存储器研究院，创新性地提出了基于2T0C单元结构的3D DRAM单步多层堆叠方案，并首次展示了4层堆叠3D 2T0C。这种新型3D DRAM采用垂直字线架构和双栅2T0C单元设计，具有高读取裕度、稳定双栅读取控制和低制备成本等优势。基于双栅调控的IGZO晶体管实现了优异性能和高稳定性。所制备的3D 2T0C单元兼具高速写入与长数据保持能力，并成功实现多值存储，大幅提升了存储密度。
基于这一成果的文章《Highly stackable 3D DRAM of Dual-gate IGZO 2T0C with Record 3 bits/cell and 400s Data Retention》被VLSI 2026（2026 IEEE Symposium on VLSI Technology）收录。微电子所博士后廖福锡、北京超弦存储器研究院朱正勇研究员为第一作者，微电子所李泠研究员、杨冠华副研究员、北京超弦存储器研究院赵超研究员为共同通讯作者。
图1 高分辨率TEM表征
图2 稳定多层器件性能、读取窗口增大、3比特储存
