日前，英特尔及英特尔代工的研究人员在用于片上去耦电容的金属-绝缘体-金属（MIM）材料方面取得了突破性进展，有望解决先进半导体制造中的一个关键挑战，即在晶体管不断缩小的同时，保持稳定的供电。
在2025年IEEE国际电子器件会议（IEDM）上，英特尔团队展示了三种MIM堆叠材料，分别是铁电铪锆氧化物（HZO）、氧化钛（TiO）和钛酸锶（STO）。它们可以应用在深槽电容结构中，并且与标准芯片后端制造工艺兼容。这些MIM新材料可实现每平方微米60至98飞法拉（fF/μm²）的平面电容值，相较于目前的先进技术，实现了大幅度的提升。同时，它们在可靠性上也表现卓越，漏电水平比业界目标低1000倍。
在本次大会上，英特尔代工的研究人员和合作者还探讨了以下话题：
·超薄GaN芯粒技术：英特尔研究人员展示了业界领先的基于300毫米硅晶圆打造的功能完整的氮化镓（GaN）芯粒。这项技术突破实现了仅19微米（µm）厚的超薄芯粒，比一根人类头发还薄，同时配有完整的集成数字控制电路库，有望解决下一代高性能电力和射频（RF）电子器件在供电与效率方面的挑战。
·静默数据错误：传统制造测试会如何遗漏一些关键缺陷，这些缺陷会导致数据中心处理器出现静默数据损坏，因此需要采用多样化的功能测试方法来确保大规模部署的可靠性。
·微缩二维场效应晶体管（2D FETs）的可靠性：与维也纳工业大学（Technical University of Vienna）合作，英特尔的研究人员探讨了二维材料（如二硫化钼）在未来能否取代硅，用于微型化的晶体管。
·二维场效应晶体管中的选择性边缘工艺：与IMEC合作，英特尔的研究人员改进了用于源极和漏极接触形成和栅极堆叠集成的技术模块，可与晶圆厂兼容（fab-comatible），并降低了等效氧化层厚度（EOT）。
·CMOS微缩：与首尔大学合作，这一技术课堂涵盖了互补金属氧化物半导体（CMOS）微缩技术的最新进展，包括如何通过平衡功耗、性能和面积，背面供电网络，以及设计工艺协同优化（DTCO）推动半导体技术的发展，满足AI和HPC的算力需求。
具体而言，英特尔和英特尔代工在IEDM 2025上展示以下创新技术研究：
【英特尔研究人员主讲的技术会议】
面向先进CMOS技术的下一代嵌入式去耦电容器：从铁电材料到超高k介质
展示了从铁电铪锆氧化物到超高k材料（如氧化钛和钛酸锶）等多种有前景的MIM电容材料，可用于去耦电容。这些方案在不牺牲可靠性指标（如漏电、电容漂移、击穿电压）的前提下，相比当前先进技术实现了电容值的大幅提升。本研究证明了在下一代先进CMOS工艺中，一系列稳定、低漏电的MIM电容密度增强技术具有相当的应用潜力。
基于300毫米硅基氮化镓（GaN-on-Silicon）的氮化镓芯粒技术
英特尔代工的研究人员展示了业界领先的基于300毫米硅基氮化镓（GaN-on-Silicon）工艺的芯粒技术，面向高性能、高密度、高效率的电力电子以及高速射频电子（RF Electronics）应用。
该芯粒技术具备以下特点：
1.薄度业界领先的氮化镓芯粒：该芯粒是基于硅衬底仅 19微米（µm）厚，经过完整工艺处理、削薄并切割的 300毫米硅基氮化镓晶圆制造而成。
2.业界领先的功能完备、片上集成的CMOS数字电路库：从逻辑门、多路复用器、触发器到环形振荡器，全部基于单片集成的氮化镓 N型金属氧化物半导体高电子迁移率晶体管（GaN N-MOSHEMT）与硅基 P沟道金属氧化物半导体场效应晶体管（Si PMOS） 工艺实现。
3.可靠性测试表现优异：在时间依赖介质击穿（TDDB）、正偏置温度不稳定性（pBTI）、高温反向偏压（HTRB）以及热载流子注入（HCI）等测试中取得了有前景的结果，表明该 300毫米GaN MOSHEMT技术能够满足所需的可靠性指标。
筛查在数据中心处理器中表现为静默数据错误的制造缺陷
多项行业研究表明，由制造缺陷引起的静默数据错误（SDE）或其他形式的静默数据损坏（SDC），可能会在大规模部署于数据中心的系统级芯片（SoC）设备中发生。虽然结构化测试技术（如扫描测试）是制造测试的重要组成部分，但为了满足云数据中心对质量的要求，还必须执行基于系统的功能测试。本研究分享了从多代的服务器SoC中获得的结果，这些结果说明了使用大量多样化功能测试的重要性，例如英特尔® Data Center Diagnostic Tool测试套件中所包含的功能测试，用于筛查那些在运行中表现为静默数据错误的缺陷。
【英特尔研究人员与合作者主讲的技术会议】
从平面到全环绕栅极（GAA）：二维场效应晶体管微缩的稳定性和可靠性
二维沟道在接近微缩极限的互补场效应晶体管（CFET）结构中，可能在性能上超越硅。然而，在层状范德华（vdW）沟道与栅氧化层之间形成高质量界面，仍然是二维场效应晶体管的一大挑战。
在本研究中，英特尔和维也纳工业大学的研究人员全面测试了两种晶体管技术的稳定性与可靠性：平面和GAA场效应晶体管。这两种器件都采用单层（1-L）二硫化钼（MoS₂）沟道，并使用非晶态氧化铪（HfO₂）栅极堆叠结构：平面结构的HfO₂厚度为4.3 nm，GAA结构为4.5 nm。然而，GAA是微缩的二维场效应晶体管，具有纳米级尺寸，可观测到单个原子电荷俘获事件。
本研究的主要目标是在滞回效应（hysteresis）、偏压温度不稳定性（BTI）以及随机电报噪声（RTN）测试方面对这两种技术进行比较。这些测试结果将有助于更好地理解氧化层内部以及沟道/绝缘体界面处的陷阱物理机制（trap physics）。
用于可与晶圆厂工艺兼容的顶接触、替换氧化层以及二维场效应晶体管层间去除的选择性刻蚀工艺
过渡金属二硫族化物（TMDs）有两个较少被利用的特性，其一是在某些湿法刻蚀剂中表现出的极高化学稳定性，其二是其独特的各向异性范德华结构。英特尔和IMEC的研究人员利用这两个特性，实现了对氧化物帽层的选择性凹陷刻蚀，并在300毫米试生产线中制造了具有类镶嵌（damascene）型顶接触的二维场效应晶体管，器件包括单层二硫化钨（WS₂）、单层二硫化钼（MoS₂）以及多层二硒化钨（WSe₂）。此外，这项技术还扩展应用于替换氧化物堆叠结构，并通过液体插层方法实现了层间的选择性去除，将顶栅的电容等效厚度从2.5 nm降低到 1.5 nm。这些成果构成了二维集成的三个全新的基础技术模块。
【技术课堂】
CMOS技术的进展与单元高度微缩的考量因素
近年来，AI的能力出现了巨大飞跃，并显著拓展了应用领域。CMOS技术在构建面向AI应用的HPC系统中至关重要。本技术课堂聚焦于CMOS微缩的最新进展，从鳍式场效应晶体管（FinFET）技术，纳米片/全环绕栅极（GAA）技术，介质隔离的N-P片/叉片技术，到堆叠式N-P纳米片/互补场效应晶体管（CFET）。由于技术发展节奏和市场需求演进的加快，在功耗/性能/面积（PPA）之外，微缩的额外考量因素包括成本与产品上市时间。整体的微缩策略将会显著影响制程工艺在主动晶体管及后端互连所有关键维度上的优化。背面供电网络（BSPDN）为能效比的进一步提升和优化提供了新的切入点。在同一制程节点内，设计工艺协同优化（DTCO）的方法论在性能提升与面向制造的优化中也发挥着越来越重要的作用。
