根据中国科学院科技论文预发布平台ChinaXiv最新公示论文，华为半导体负责人何庭波于7月3日发布《面向多层级电子系统的时间缩微理论》（业内也称“韬定律”）V2版本。
据悉，相比较5月25日发布的V1版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。在工程落地方面，V2版本深度阐释核心技术LogicFolding的齿比（gearratio）概念，在混合键合间距接近顶层金属布线尺寸时，3D设计空间从传统的“宏块级离散优化”转向“单元级连续优化”，可实现全局最优的垂直逻辑划分，突破了传统3D堆叠仅能按功能块分层的局限。V2版还新增量产实测数据表，明确给出Kirin2026与基准Kirin9030Pro的电压、频率、归一化功耗、面积与功率密度参数。
摘要显示，六十年来，摩尔定律的几何缩放推动了半导体技术的进步。然而，这一行业共识已不再适用：纯粹尺寸缩小带来的收益已趋于平缓，尖端芯片的设计预算超过十亿美元，而最先进节点的晶体管成本也不再下降。本文提出了一种新的缩放原则——τ缩放。该原则以时间本身而非晶体管面积作为衡量进步的主要指标，并采用单一的特征时间常数τ作为统一的优化目标，涵盖从开关晶体管到数据中心工作负载的十二个数量级。本文展示了两个量产规模的演示案例。在移动SoC上，LogicFolding（一种将数字、模拟和存储电路划分到垂直堆叠的有源层的方法）在固定器件节点上实现了晶体管密度55%的阶梯式提升和41%的能效提升。在人工智能系统方面，由内存语义统一总线架构、近封装 Hi-ONE 光学 I/O 和边缘到表面 3D 折叠组成的协同设计堆栈，预计到 2035 年硬件集成度将增长 100 倍以上。更深层次的论断是方法论上的：τ 缩放是自 Dennard 以来第一个在整个计算堆栈中建立共享优化目标的缩放原则。
附：更新后的论文原文
