软件无线电（Software Defined Radio, SDR）以"硬件通用化、功能软件化"为核心理念，将传统无线电中由专用电路完成的调制解调、滤波、变频等功能迁移至可编程器件与处理器，使同一套硬件平台能够通过软件重配置适配多种通信制式与频段，已成为无线通信、频谱监测、卫星通信与测试测量等领域快速迭代的重要技术平台。
安路科技携手地芯科技，基于飞龙SALDRAGON® FPSoC® 系列与地芯风行系列GC080X宽带射频收发芯片，采用"DR1 FPSoC® + GC080X"的模块化组合，构建出一套灵活可重构的软件无线电平台，交付完整、高性能的收发链路，为全球客户提供灵活可编程、易于二次开发与快速验证的无线电开发底座。
方案概述：软硬协同，模块化构建SDR平台
DR1 FPSoC®系列集成了高性能硬核处理器（双核1GHz ARM Cortex-A35或单核64位RISC-V）、DDR内存控制器、丰富的外设接口（ETH/QSPI/USB2.0/MMC/CANFD/SPI等）、FPGA可编程逻辑单元以及NPU/JPU等硬件加速引擎。通过内部高带宽总线互联，DR1 FPSoC®在单芯片上同时提供高性能通用处理能力与FPGA的灵活扩展能力，片上SoC方案的高集成度带来了可靠性的提升。
GC080X是一款宽带射频收发系列芯片，支持2收2发（2R2T）、100MHz带宽，频率覆盖30MHz~6GHz，支持FDD/TDD双工模式与可调采样率，集成了完整的射频收发链路与高速AD/DA，数字HB、FIR滤波器，以及LVDS/CMOS数字接口。
本方案以DR1 FPSoC®为核心，搭配GC080X，构建完整的软件无线电收发链路：GC080X完成射频收发与数据转换，经LVDS高速接口与DR1的FPGA侧互联；FPGA侧负责IQ数据的解帧、组帧、跨时钟域缓冲与DMA搬运；处理器侧完成参数配置、数据处理与业务调度，实现"射频—基带—应用"的端到端贯通。
图1 DR1 FPSoC + GC080X软件无线电平台系统框图
技术实现：高速可靠的双向数据通路
方案在FPGA侧构建了完整的双向高速数据通路，并通过跨时钟域设计保障数据完整性：
接收方向（GC080X → FPGA → DDR）：
GC080X接收信号经LVDS送入FPGA，由IDDR采样、帧解析与IQ提取后完成50-bit打包，经异步FIFO跨入系统时钟域，再经64-bit装包与slave AXI4 HP高速DMA写入DDR，供处理器读取。
发送方向（DDR → FPGA → GC080X）：
处理器在DDR中准备基带IQ波形，FPGA侧经slave AXI4 HP DMA读取，通过数据源选择与三路异步FIFO缓冲，由LVDS Mode4组帧、ODDR序列化后送至GC080X完成射频发射。
跨时钟域设计：
基带BBP时钟域（FDD 122.88 MHz / TDD 61.44 MHz）与系统时钟域（250 MHz）之间通过异步FIFO安全隔离，控制信号经专用CDC同步器实现跨时钟域处理，从根本上消除亚稳态隐患。
本方案中，DR1 FPSoC®与 GC080X 通过 LVDS 高速接口互联，构建「射频 — 基带 — 应用」端到端完整收发链路：
图2 DR1 与GC080X 收发链路数据通路示意图
三大亮点
软件定义射频
GC080X支持FDD 2R2T与TDD 2R2T工作模式，载波频率、带宽、增益均可由处理器软件实时配置；配合FPGA侧的LVDS组帧/解帧与动态IDELAY采样校准，可在不改动硬件PCB的前提下，通过软件完成收发链路重配置与端口收发方向交换，灵活适配多种无线制式与频段。
灵活可编程可扩展
DR1 FPSoC®利用FPGA侧资源的可编程能力，可拓展实现各种类型的外设接口与自定义信号处理逻辑；"处理器+FPGA"异构融合架构方便客户进行编程与二次软件功能开发，快速构建满足自身需求的SDR应用。
FPSoC片上高集成
DR1 FPSoC®在单芯片上集成处理器、JPU、NPU、DDR控制器、丰富外设与FPGA逻辑，基带处理与控制逻辑均可在片上完成；方案内置PRBS伪随机序列发生与校验机制，可对LVDS链路质量进行在线自检，并支持ChipWatcher片上抓点，保障数据通路的完整与可靠。
安路科技始终致力于高性能FPGA及FPSoC芯片的自主创新，以“芯”赋能千行百业，期待与全球伙伴共创智能未来。如需方案详情或技术支持，欢迎随时与我们联系：mkt@anlogic.com
