近日，国际集成电路设计自动化领域顶级会议IEEE/ACM International Conference on Computer-Aided Design（ICCAD）正式公布录用结果。南航集成电路学院以第一完成单位共有3篇论文入选，研究方向覆盖视频编码器电路综合设计、后量子密码存内计算综合设计、芯粒系统架构与EDA等国际前沿领域。ICCAD由IEEE与ACM联合主办，是电子设计自动化（EDA）领域历史最悠久、最具影响力的国际顶级学术会议之一，长期引领全球集成电路设计理论、方法与EDA技术的发展方向。
文章导读
A Quantization-Aware Compensation Framework with Frequency-Selective Design for Approximate DCT in VVC
随着超高清视频、智能视觉和边缘人工智能等应用快速发展，新一代视频编码标准VVC在提升压缩效率的同时，也带来了更高的计算复杂度和硬件开销。近似离散余弦变换可利用移位与加法替代乘法器，有效降低编码器面积和功耗，但会破坏变换矩阵的正交性，产生结构化频域误差，并在量化和重建过程中传播，影响重建质量与编码效率。现有补偿方法多采用统一缩放或统计修正，难以兼顾误差分布、量化敏感性和硬件成本。
图1面向近似DCT的量化感知频率选择性补偿框架
针对上述问题，研究团队提出了一种面向近似DCT的量化感知频率选择性补偿框架。该方法联合分析误差的频率分布和量化敏感性，仅对误差贡献较大且可能改变量化结果的关键系数进行补偿，并采用无需乘法器的移位减法结构实现轻量化硬件设计。
实验结果表明，相比未补偿的近似DCT，该方法使平均重建误差降低11.3%，BD-rate改善1.55%。在28 nm CMOS工艺下，面积和功耗开销仅增加约7%和6%；相比基于查找表的补偿方法，面积和功耗分别降低约17%和15%。在保持相近补偿效果的同时显著提升了硬件实现效率，为低功耗视频编码芯片设计提供了新的技术方案。
学院博士研究生王旭为论文第一作者，刘伟强教授和陈珂副研究员为论文通讯作者。本研究得到了国家自然科学基金杰出青年科学基金以及南京航空航天大学高性能计算平台的支持。
图2 不同补偿方法的编码性能与硬件开销对比
CRSCIM-NTT: An Algorithm-CIM Co-Optimized Architecture for Compact and Security-Enhanced NTT Acceleration
随着后量子密码在物联网、边缘设备和嵌入式安全系统中的部署需求增加，如何以有限硬件资源实现高效、安全的密码计算成为关键问题。存算一体（CIM）架构可在存储阵列内部或近存储区域完成计算，减少数据搬移带来的能耗和延迟开销。针对格基后量子密码中 NTT 运算复杂、传统加速器依赖专用算术单元且侧信道攻击面较大的问题，研究团队提出了紧凑型、安全增强型 SRAM-CIM NTT 加速器——CRSCIM-NTT。
图1 CRSCIM-NTT整体架构
如图1所示，CRSCIM-NTT 以 6T SRAM 阵列为核心，将 NTT 中的模乘、模约简和蝶形计算映射到数字存内计算路径中完成。该设计将优化后的 Plantard 模约简拆解为移位、加法和累加等适合 SRAM-CIM 执行的操作，并利用 SRAM 阵列的列级并行能力完成中间数据计算与写回。相比传统依赖专用乘法器和近存储算术单元的结构，该架构减少了数据在存储阵列与外部计算模块之间的传输，并通过简化外围电路降低了硬件开销。
图2 CRSCIM-NTT和传统NTT方案的侧信道测试结果
图2展示了 CRSCIM-NTT 与传统基于专用算术单元的 NTT 架构的 TVLA 测试结果。由于关键计算被尽可能保留在 SRAM 阵列内部，CRSCIM-NTT 有效降低了中间数据传输带来的侧信道泄露风险，将信息泄露比例由传统架构的 94.7% 降低至 26.9%，泄露降低 67.8%。实验结果还表明，该设计相比现有方案面积降低 86% 至 97.5%，并在保持较低延迟的同时支持 ML-KEM 和 ML-DSA，为资源受限与安全敏感场景下的后量子密码芯片设计提供了新的思路。
学院博士研究生阚霁光为论文第一作者，刘伟强教授和崔益军教授为论文通讯作者。本研究得到了国家自然科学基金杰出青年科学基金以及南京航空航天大学高性能计算平台的支持。
HMCM: Hierarchical Multi-Chiplet Mapping for LLM Inference on Heterogeneous Computing-In-Memory Systems
随着大模型的快速发展，基于存算范式的异构Chiplet架构凭借其高能效和高扩展性，成为突破传统冯·诺依曼架构瓶颈的重要技术路线。然而，异构CIM芯粒系统在部署LLM推理时，面临计算算子与不同存储介质适配困难、多级互连通信开销巨大以及映射设计空间庞大等挑战，现有方法缺乏统一的量化映射框架，难以充分发挥异构架构的系统性能。
针对上述问题，研究团队提出了HMCM（Hierarchical Multi-Chiplet Mapping）分层映射框架，将大模型在异构存算 Chiplet系统上的映射过程划分为Operator-to-Tile Assignment、Tile-to-Chiplet Aggregation以及Chiplet-to-Package Placement三个层次。其中，框架首先构建融合性能、能耗、面积及可靠性的多维算子画像，实现不同LLM算子与RRAM、SRAM等异构存内计算介质的最优匹配；随后提出基于动态规划的DP-AGG聚合算法，在保证容量约束的同时最大化片内通信局部性；最后设计层次化强化学习布局算法Hier-PPO，对intra-chip及inter-chip通信进行协同优化，有效降低跨芯粒通信开销。
图1 异构存算Chiplet系统分层映射框架HMCM
实验结果表明，所提出的方法能够显著优化系统通信效率，其中DP-AGG有效减少了跨Chiplet通信热点并提升了片内数据局部性。在系统级评估中，异构RRAM+SRAM架构结合HMCM映射策略在多个LLM推理任务上均取得最佳性能，面积效率最高提升4.68倍、平均提升2.28倍，充分验证了该分层映射框架在异构存算 Chiplet系统中实现高效LLM推理部署的优势。
图2 HMCM框架优化效果，(a) inter-chip通信；（b）intra-chip通信；（c）模型推理延迟；（d）模型面积效率
学院副研究员韩丽霞和硕士研究生徐梓珂为论文共同第一作者，刘伟强教授和韩丽霞副研究员为论文共同通讯作者。本研究得到了国家自然科学基金杰出青年科学基金以及南京航空航天大学高性能计算平台的支持。
