西安电子科技大学模拟集成电路重点实验室冯立琛、朱樟明团队发表人工智能芯片成果，突破了高能效比特并行SRAM存内计算技术，这是实验室2026年发表的第8篇JSSC论文。团队基于28-nm CMOS工艺，提出了一款符号位嵌入的高效比特并行SRAM存内计算（CIM）宏单元芯片，针对传统比特并行CIM在SRAM pitch匹配约束下存在的局部布线拥塞、有符号二进制补码MAC符号扩展开销大、以及加法树中间节点无效翻转功耗高等问题，首创提出混合信号翻转计数线（Transition-Counting-Line，TCL）无损位列压缩电路、bus-TCL嵌入式符号扩展和分阶段使能累加机制，以同时提升系统的面积效率与能量效率；该宏电路支持INT8与BF16两种乘累加（MAC）模式，适用于边缘AI推理芯片中高并行、高能效、高面效的计算场景。相关成果发表在2026年《IEEE Journal of Solid-State Circuits》（JSSC），论文题目为"A 28-nm Sign-Bit-Embedded Bit-Parallel SRAM Compute-in-Memory Macro With Stage-Wise-Enabled Transition-Counting-Lines and Accumulators for Edge-AI Devices"（DOI: 10.1109/JSSC.2026.3718075）。论文第一作者为西安电子科技大学博士生柳云龙，通讯作者为西安电子科技大学冯立琛副教授。
该工作提出了稀疏自适应的TCL位列压缩技术，通过将部分积转换为全摆幅翻转并由计数器记录，实现无损位列（bit-column）压缩，将64个部分积压缩为15路位列信号，使局部布线需求降低4.27倍，同时保持全精度无损；引入bus-TCL符号位嵌入式扩展结构，复用已有单元电路完成二进制补码的符号扩展，仅带来约3%的额外面积开销且无需增加计算周期；进一步采用多块共享的局部十相时钟发生器分阶段使能TCL和加法器树，仅在TCL输出稳定后开启加法器树，消除了中间状态向后级加法树传播造成的虚假翻转功耗，仅消耗6%额外面积即获得1.42倍的能效提升。整体电路在仅增加9%面积开销的前提下，实现了1.35倍的能效提升。
图1 符号位嵌入的翻转计数MAC电路架构
测试结果表明，该CIM宏单元面积为0.072 mm²，支持64个输入通道，在0.9 V下实现4.1 ns访问时间；在INT8模式下峰值能效达到106.85 TOPS/W，峰值面积效率为1.73 TOPS/mm²，在BF16模式下峰值能效达到77.68 TFLOPS/W，峰值面积效率为1.24 TFLOPS/mm²，在ResNet50和ViT-B等网络上保持较低的推理精度损失，展现出优异的计算性能。本研究为高精度、紧凑型、低功耗比特并行SRAM-CIM芯片设计提供了有效技术路径，并为面向边缘AI设备的存内计算架构优化提供了重要参考。
图2 芯片显微照片及面积分解
