10月13日上午，“芯爱科技五年励行暨战略发布会”在南京金陵饭店正式举办，来自全球近500位产业链上下游合作伙伴与会，共同探讨AI算力产业浪潮下高端IC基板协同发展战略。
芯爱科技业务暨工程中心副总经理周鄂东以《走进AI基板的新纪元——芯爱科技六大创新》为题发表主题演讲，围绕超级智能时代的三重底层物理挑战，集中发布CLoS-L、aETS、光通讯高速基板、SPV+Thick Cu、HBPoP、HBSBS六大创新成果及实测数据，勾勒出AI基板的完整技术路线。
AI到SI的三重物理挑战，六大创新落地
这场演讲从一次“命名之变”讲起。9月29日，特朗普签署了一项行政命令，规定在官方通讯中用“超级智能”（SI）一词取代“人工智能”（AI）的用法。经典定义中，SI指在几乎所有认知领域全面超越人类的智能；太空探索、地球生态与能源、工业工程与城市基础设施，被视为其将要抵达的疆域。
周鄂东看来，无论叫AI还是SI，其物理底座都是强大的超级芯片加边缘运算芯片，这将给封装基板带来三重挑战：芯片越来越大，如何克服机械应力导致的弯翻（Warpage）；算力上去之后数据如何高效移动，光通讯应运而兴起；算力的最终挑战是电力，电源管理成为胜负手。
周鄂东指出，大芯片正直接带动大尺寸基板需求。他在演讲中援引英伟达路线图：从Blackwell的73×81毫米、14层，再到Rubin Ultra的83×103毫米、20层与24层，基板面积与层数一路攀升。但尺寸膨胀撞上物理天花板：中介层与有机芯板之间3ppm对20ppm的热膨胀系数（CTE）落差，让翻曲成为难题，业界只能靠加厚芯板“硬扛”，陷入恶性循环。
互联侧，CPO（共封装光学）成为破解scale-out集群带宽瓶颈的路径。英伟达Spectrum-X Photonics以200Gb/s SerDes结合CPO，最高带宽409.6Tb/s，专为百万级GPU的AI工厂打造，已进入全面量产。供电侧约束同样严峻：P=IV与焦耳定律决定了，在电压走低、功率走高之际电流显著上升，而电流每增加4倍，功耗增加16倍。低电压、大电流下的功耗与散热，成为AI处理器最重要的课题。
面对AI算力、高速光通讯和3D堆叠封装带来的多重挑战，芯爱科技在会上集中发布六大创新成果，覆盖应力释放、刚性增强、高速材料、厚铜、植球可靠性和裸片并排封装等关键方向，一套面向下一代先进封装的技术路线图逐渐清晰：
作为CoWoS-L的演进方案，CLoS-L通过双芯（DCBGA）架构重构桥接结构，并省去二次焊点，带来更薄、更少翻曲、更大封装尺寸和更优电性能等收益。芯爱科技会上发布的DCBGA首款大尺寸应用面向AI GPU：基板14层、尺寸110毫米×110毫米，实测裸板翻曲-59.14微米，封装后为203.67微米。
周鄂东表示，传统ETS无芯基板可实现6/8微米级精细线路，但刚性差、翻曲严重，难以支撑大尺寸。aETS采用“ETS+Core”构型提升刚性。仿真数据显示，在20.6×18.9毫米单元上，无负载翻曲由62.6微米降至14.2微米（芯板CTE 5.5）；换用CTE 3.5芯板后仅9微米。
此外，芯爱科技已完成12层高速基板开发验证，跨层对位偏移精度小于15微米；材料升级至低损耗乃至超低损耗CCL，DK≤3.3、Df≤0.003。面对200G信号不超过25/25微米的线宽/线距要求，实际产品做到15/15微米。
SPV（Super Power Via）叠加厚铜，瞄准AI服务器PMIC大电流压降难题。演讲给出铜厚路线：从35微米（1oz）到45微米（当前主力），再到60微米和90微米（下一代目标，约2.5oz）。
算力与散热需求推高SoC厚度，下基板植锡球高度沿G0至G3代际演进，由50微米、85微米升至135微米，未来转向Cu Pillar。实测植球共面性R值介于5.17至6.81微米，R小于10微米时良率最高达99.9%，为3D堆叠封装可靠性兜底。
针对HBPoP“DRAM压顶”的痛点，HBSBS让DRAM与SoC裸片水平并排，厚度下降、散热提升，但要求基板做到大尺寸与超细线路。芯爱科技已沉淀六大关键技术：7/10微米与6/8微米长走线通过验证，4/6微米具备送样条件；ETS无芯薄型结构；高模量低损耗增层膜；7/9微米线路与30/50微米导通孔；BUF+PP/GCP混合材料；ESAP制造方法。
从六大创新看，芯爱科技正把先进封装基板的竞争焦点，从单一参数推向结构、材料、工艺与可靠性的系统协同。随着AI GPU、光通讯和3D堆叠需求继续上行，这套技术储备有望在下一代封装方案中加速落地。这家成立五年的基板新锐，正把六大创新写成驶向超级智能时代的“船票”。
