最高1500万元！后摩尔时代新器件基础研究重大研究计划项目指南发布

5月21日，国家自然科学基金委员会发布“后摩尔时代新器件基础研究重大研究计划2024年度项目指南”。

据介绍，本重大研究计划面向芯片自主发展的国家重大战略需求，以芯片的基础问题为核心，旨在发展后摩尔时代新器件和计算架构，突破芯片算力瓶颈，促进我国芯片研究水平的提升，支撑我国在芯片领域的科技创新。

一、科学目标 

本重大研究计划面向未来芯片算力问题，聚焦芯片领域发展前沿，拟通过信息、数学、物理、材料、工程、生命等多学科的交叉融合，在超低能耗信息处理新机理、载流子近似弹道输运新机理、具有高迁移率与高态密度的新材料、高密度集成新方法以及非冯计算新架构等方面取得突破，研制出1fJ以下开关能耗的超低功耗器件和超越硅基CMOS载流子输运速度极限的高性能器件，实现算力提升2个数量级以上的非冯架构芯片，发展变革型基础器件、集成方法和计算架构，培养一支有国际影响力的研究队伍，提升我国在芯片领域的自主创新能力和国际地位。

二、核心科学问题

针对后摩尔时代芯片技术的算力瓶颈，围绕以下三个核心科学问题展开研究：

（一）CMOS器件能耗边界及突破机理。

需要重点解决以下关键问题：探寻CMOS器件进行单次信息处理的能耗边界，研究突破该边界的新机理，实现超低能耗下数据的计算、存储和传输。

（二）突破硅基速度极限的器件机制。

需要重点解决以下关键问题：在探索同时具备载流子长自由程和高态密度的新材料体系基础上，研究近似弹道输运的器件机理，实现突破硅基载流子速度极限的高性能器件。

（三）超越经典冯∙诺依曼架构能效的机制。

需要重点解决以下关键问题：探寻计算与存储融合的机制与方法，并结合新型信息编码范式，实现新型计算架构，突破冯∙诺依曼架构的能效瓶颈。

三、2024年度重点资助研究方向

（一）培育项目。

　围绕上述科学问题，以总体科学目标为牵引，拟资助探索性强、选题新颖、前期研究基础较好的培育项目5项，研究方向包括但不限于以下内容：

1. 超低功耗器件的理论、材料与集成技术。

针对1fJ以下的开关能耗目标，研究超越CMOS的新原理逻辑、存储器件及其核心材料与集成技术；研究极端物理条件下的极低功耗信息处理与存储机制及模型。

2. 高速高性能器件的理论、材料与集成技术。

探究弹道输运机制，寻求高迁移率和高态密度的硅基兼容半导体新材料，研究并实现高弹道输运系数的新型场效应器件；探索有限能耗下的信息高速处理、存取与传输新机制及其器件技术。

3. 高能效计算与存储架构。

探寻突破冯诺伊曼能效瓶颈的新型计算架构和存储架构，研究面向存内计算新架构的设计方法学。

（二）重点支持项目。

围绕核心科学问题，以总体科学目标为牵引，拟资助前期研究成果积累较好、处于当前前沿热点、对总体目标有较大贡献的重点支持项目6项，方向如下：

1.超低温下的弹道输运器件。

面向低功耗高性能需求，研制低温弹道输运器件，低于77K 工作温度下，栅极过驱动电压和漏极电压同时小于0.5 V 时，器件电流开关比达到9个数量级以上，器件的弹道输运系数大于0.8，且载流子注入速度大于 1×10⁷ cm/s；建立77K以下低温器件PDK，设计在77K以下低温工作的8 bit微处理器，实验验证其速度和功耗性能优于室温性能1倍以上，为超越现有硅基高性能计算技术提供可工程化的解决方案。

2.高迁移率堆叠沟道围栅CMOS器件。

面向高性能应用需求，研制出高迁移率堆叠沟道的多层围栅CMOS器件，沟道层数不小于3层，NMOS与PMOS在工作电压为0.7 V时开态电流均大于600 μA/μm，NMOS与PMOS的阈值电压绝对值偏差小于100 mV，开关比大于106。

3.高鲁棒性的SRAM存算一体架构及其大规模扩展架构研究。

研究数字域SRAM（随机静态存储器）存算一体架构及其高鲁棒性设计方案，研究定点、浮点及可变精度的高算力密度SRAM存算一体架构技术，单芯片算力不低于4 TOPS，支持INT8/BF16等主流计算精度，支持大模型中的张量算子；研究面向大模型应用的算力可扩展架构及高效编译方法，算力不低于100 TOPS@INT8, 50 TFLOPS@BF16，解决SRAM存算一体架构的算力扩展问题。

4.融合不同存储介质的异构存算一体架构研究。

研究融合新型非易失高密度存储器与易失性高速高耐久性存储器异质集成方法、近存与存内计算电路融合设计、多算子灵活可编程架构技术、以及融合不同存储介质的异构存算一体架构芯片，支持INT8、BF16等多种数据精度，计算能效>20 TOPS/W@INT8，支持大模型、机器视觉等主流人工智能算法的多种张量算子，实现算力密度和能效的显著提升。

5.面向科学计算的高精度模拟计算架构研究。

研究基于模拟计算机制的线性矩阵方程、非线性矩阵方程、微分方程的高精度求解方法与电路拓扑，研究面向科学计算或AI for Science的模拟计算架构；矩阵求解规模不少于1024×1024，精度不低于32位浮点数；FP32求解精度下，功耗降低2个数量级，求解延时降低1个数量级。

6.面向新型计算器件的异构众核架构设计方法。

面向新型计算器件，研究通用、可扩展的异构众核架构设计方法。构建应用分析模型，获取“专用-通用”异构算力、存储带宽等设计需求；构建架构设计语言，基于新型计算器件描述异构计算核、众核数据流、存储层次和互连等；研究异构众核架构的自动化生成和寻优方法，提升架构的设计指标。基于上述方法开发工具原型，选取典型器件和应用设计异构众核架构，专用算力不低于64 TOPS@INT8、通用算力不低于6 TOPS@INT8。

(三)集成项目。

拟遴选具有重大应用价值和良好研究基础的研究方向资助集成项目3项，方向如下：

1.面向大规模CMOS集成的二维半导体技术。

针对后摩尔时代超低功耗器件的需求，研究面向大规模CMOS集成的单原子层二维半导体材料、器件、EDA与工艺，解决硅基CMOS技术面临的微缩瓶颈与功耗瓶颈。发展N型与P型二维半导体单晶制备方法，实现8英寸硅基衬底上二维半导体单晶连续薄膜的制备；研究二维半导体器件集成工艺，实现基于二维半导体的CMOS逻辑门单元，其中器件栅介质等效氧化层厚度（EOT）≤1 nm，欧姆接触电阻≤100 Ω·μm（接触长度≤20 nm），1 V源漏电压下开态电流密度≥1 mA/μm；发展器件-工艺-电路协同优化策略，研制千门级二维半导体逻辑芯片，实现关键逻辑功能验证。

2.RISC-V与存算一体异构融合芯片。

面向大模型等人工智能应用的高算力密度、计算完备性和自主可控生态的需求，研究SRAM存算一体与高性能RISC-V处理器的异构融合架构设计，多核可扩展架构与高速互连设计，及全栈式异构计算编译与软件栈。完成基于高性能RISC-V处理器核的存算一体扩展指令集，包括不低于10条扩展指令，实现异构计算芯片原型1款，AI计算模块的算力密度大于5.92 TPP/mm²，完成多核异构可扩展计算架构及其仿真器设计，架构算力不低于100 TOPS@INT8，完成RISC-V异构编译全栈软件工具链，实现面向异构多核芯片的高效编译与自动化程序部署。

3.数据驱动存算集成计算架构。

面向人工智能高算力、高能效需求，研究数据驱动的数字计算与存内计算结合的存算集成计算架构并研制验证芯片。研究存算集成架构的数据编码方式与计算原理，探索数据驱动的存算协同数据流，设计适配存算集成的电路、系统架构与并行方法，解决智能计算芯片高能效、高精度、高灵活难兼顾的难题。研制数据驱动存算集成计算芯片，支持可变计算精度，支持线性与非线性算子>10种，峰值计算能效> 40 TOPS·bit/W，存算阵列性能密度>12 TOPS·bit/mm²，存储容量>1 Mb，存储密度>1 Mb/mm²，在典型人工智能模型上完成验证。　

四、项目遴选的基本原则

（一）紧密围绕核心科学问题，鼓励有价值的前沿探索和创新研究。

（二）优先资助能解决芯片中的实际难题、具有应用前景的研究项目。

（三）鼓励与数学、物理、工程、材料、生命科学等多学科交叉研究。

（四）重点资助具有良好研究基础和前期积累、对总体目标有直接贡献的研究项目。

五、2024年度资助计划

2024年度拟资助培育项目5项，直接费用的平均资助强度约为80万元/项，资助期限为3年，培育项目申请书中研究期限应填写“2025年1月1日-2027年12月31日”；拟资助重点支持项目6项，直接费用的平均资助强度约为300万元/项，资助期限为3年，重点支持项目申请书中研究期限应填写“2025年1月1日-2027年12月31日”。拟资助集成项目3项，直接费用的平均资助强度约为1500万元/项，资助期限为3年，集成项目申请书中研究期限应填写“2025年1月1日-2027年12月31日”。